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| | No Jupiter-web: [[http://sistemas2.usp.br/jupiterweb/obterDisciplina?sgldis=ssc0113&nomdis= ementa]] | | No Jupiter-web: [[http://sistemas2.usp.br/jupiterweb/obterDisciplina?sgldis=ssc0113&nomdis= ementa]] |
| − | == Recados ==
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| − | *Prof. Vanderlei
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| − | **Os projetos Máquina de Refrigerante tipo Mealy implementado direto em VHDL e o do Elevador com o ActiveHDL deverão ambos serem concluídos durante as aulas 14 e 15/07.
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| − | == Informações Gerais == | + | == 2º Semestre 2013 == |
| − | '''Disciplina''': Elementos de Lógica Digital II (SSC-113) - BCC
| + | *[[ssc-113| ELD 2]] - Prof. Denis Wolf <br> |
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| − | '''Professores''':
| + | ==[[scc-0113(vbonato)|2º Semestre 2012]] <br>== |
| − | :Turma A - Eduardo do Valle Simões (simoes at icmc dot usp dot br)
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| − | :Turma B - Vanderlei Bonato (vbonato at icmc dot usp dot br)
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| − | '''Aluno PAE''': Sérgio Durand (durand at icmc dot usp dot br )
| + | ==[[scc-0113(EVSimoes)|2º Semestre 2011]] <br>== |
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| − | '''Horário e Local das Aulas''':
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| − | *Turma A:
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| − | :Teórica: seg 13:30 - 16:00 (02:30 horas) - sala 5001
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| − | :Prática: ter 08:10 - 09:50 (01:40 hora ); qua (01:40 hora ) 10:10 - 11:50 - SAP2
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| − | *Turma B:
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| − | :Teórica: seg 13:30 - 16:00 (02:30 horas) - sala 5003
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| − | :Prática: ter 10:10 - 11:50 (01:40 hora ); qua 08:10 - 09:50 (01:40 hora ) - SAP2
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| − | '''Horário de Atendimento''':
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| − | :Professor: seg 16:00 - 18:00
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| − | :Aluno PAE: qua 16:00 - 18:00 (avisar por e-mail)
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| − | == Aulas Programadas == | |
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| − | *[[Media:2_2010_aula_1_-_Programa2ELD2.pdf|Aula 1 - Apresentação do curso]]
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| − | *[[Media:Aula2_-_VHDL-SSC0110_2010.pdf|Aula 2 - Linguagem de descrição de hardware VHDL]]
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| − | *[[Media:Aula_3_-_StateMachine-SSC0110_2010.pdf|Aula 3 - Máquina de estados finitos]]
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| − | *Aula 4 - Modelos de máquinas de estados finitos - Moore e Mealy (exercícios)
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| − | **Máquina de venda de refrigerante
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| − | *Aula 5 - Máquina de estados finitos (continuação)
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| − | *Aula 6 - Apresentação P1
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| − | *Aula 7 - Template de microprocessador (memória, mapa de caracteres, I/O, ULA, unidade de controle)
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| − | *Aula 8 - Análise e implementaçao: instruções de acesso a memória e I/O
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| − | *Aula 9 - Análise e implementaçao: instruções de operações artiméticas, lógicas e de deslocamento
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| − | *Aula 10 - Análise e implementaçao: instruções de desvios
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| − | *Aula 11 - Análise e implementaçao: instruções de subrotinas
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| − | *Aula 12 - Montador
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| − | *Aula 13 - Programação
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| − | *Aula 14 - Programação
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| − | *Aula 15 - Apresentação P2
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| − | == Material de Apoio ==
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| − | *Fontes VHDL
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| − | ** [[Media:Alarme_mealy.rar | Máquina de Estados Finitos (Modelo Moore) - Alarme]]
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| − | ** [[Media:Alarme_mealy.rar | Máquina de Estados Finitos (Modelo Mealy) - Alarme]]
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| − | ** [[Media:dec_7seg.rar | Decodificador para display de 7 segmentos]]
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| − | ** [[Media:Arrumabotao.rar | "Arruma botão"]]
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| − | ** [[Media:TemplateJogo_MaqEst.rar | Template Máquina de Estado - Jogo do Frog]]
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| − | *Dicas VHDL/Quartus
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| − | ** [http://quartushelp.altera.com/current/mergedProjects/hdl/vhdl/vhdl_file_dir_chip.htm Assigns device pins to a port on a VHDL entity].
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| − | *Processador COMP09
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| − | ** [[Media:Apresentacao_instrucoes.pdf | Apresentação]]
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| − | ** [[Media:processador_2010.rar | Projeto inicial do processador Comp09 (Turma Prof. Vanderlei)]]
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| − | ** [[Media:Especificacao.pdf | Especificação do Projeto 2 (Turmas Prof. Vanderlei e Eduardo)]]
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| − | ** [[Media:Montador.rar | Montador com o fonte - "Thanks to Fabio"]]
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| − | *Docs para uso da Placa D2-70
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| − | ** [http://www.altera.com/literature/ug/ug_usb_blstr.pdf Installing the USB-Blaster Driver on Windows 2000 and Windows XP Systems]
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| − | ** [[Media:DE2_70 User manual_v101.pdf | DE2_70 User manual]]
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| − | == Resultados das Avaliações ==
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| − | * Turma Prof. Vanderlei
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| − | ** [[Media:NF_P1i.pdf | Nota Final P1i]]
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| − | ** [[Media:Nota_Final.pdf | Nota Final (Proj1, Proj2, + Projeto 2 + Trabalhos, Freq.)]]
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