Mudanças entre as edições de "SSC-118(simoesbonato) 2016"

De CoteiaWiki
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* (Seg. 19/09 - Ter. 20/09): Aula 6: Contador síncrono decrescente
 
* (Seg. 19/09 - Ter. 20/09): Aula 6: Contador síncrono decrescente
 
* (Seg. 26/09 - Ter. 27/09): Aula 6: PROJETO 1
 
* (Seg. 26/09 - Ter. 27/09): Aula 6: PROJETO 1
** Descrição do projeto: soon...
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** Descrição do projeto: [[Arquivo:Trabalho1.pdf]]
 
** Multiplicador combinacional: [[Arquivo:Multiplier5b.zip]]
 
** Multiplicador combinacional: [[Arquivo:Multiplier5b.zip]]
  

Edição das 19h06min de 26 de setembro de 2016

SSC-118 - SISTEMAS DIGITAIS - 2016/2

Prof. Eduardo do Valle Simões (TEORIA)

E-mail: simoes@icmc.usp.br

Prof. Vanderlei Bonato (PRÁTICA)

E-mail: vbonato@usp.br

Estagiário PAE da parte prática: André Bannwart Perina

Horário de atendimento: Segundas 15h às 16h / Terças 16h às 17h

Caso eu não estiver no laboratório, me procurar pelo e-mail.

E-mail: abperina@usp.br

FAQ

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Avisos

Nas aulas práticas dos dias 26/27 de setembro e 03/04 de outubro, será aplicado o primeiro trabalho prático, não faltem!

Método de avaliação

  • Prática:
    • 10% atividades
    • 20% P1
    • 70% P2

Cronograma realizado (Práticas)

  • (Seg. 01/08 - Ter. 02/08): Aula 1: Introdução do curso, apresentação da ementa, critério de avaliação, introdução ao Quartus II e ModelSim
  • (Seg. 08/08 - Ter. 09/08): Aula 2: Introdução à circuitos sequenciais: Latches RS
  • (Seg. 15/08 - Ter. 16/08): Feriado / SEMCOMP
  • (Seg. 22/08 - Ter. 23/08): Aula 3: Flip-flop D, shift register
  • (Seg. 29/08 - Ter. 30/08): Aula 4: Conversão flip-flop D para T, flip-flop de 6 portas lógicas e contador síncrono (1)
  • (Seg. 05/09 - Ter. 06/09): Semana da pátria
  • (Seg. 12/09 - Ter. 13/09): Aula 5: Conversão flip-flop D para T, flip-flop de 6 portas lógicas e contador síncrono (2)
  • (Seg. 19/09 - Ter. 20/09): Aula 6: Contador síncrono decrescente
  • (Seg. 26/09 - Ter. 27/09): Aula 6: PROJETO 1

Cronograma programado

  • A1: introdução ao curso, teste do Quartus e Modelsim e de placas de FPGA;
  • A2: implementação de Latchs e Flip-Flops com portas lógicas;
  • A3: implementação de registradores;
  • A4 e 5: aplicação de registradores: conversores e contadores;
  • A6 e A7: apresentação e implementacao durante as aulas do projeto 1 (P1) (partes 1 e 2)
  • A8: utilização de memória RAM e ROM com introducao prática ao VHDL;
  • A9 e 10: implementação de máquina de estados finito (FSM) Moore e Mealy em VHDL;
  • A11: apresentação e exploração do projeto padrão com o uso de teclado e vídeo;
  • A12: ferramentas para modelagem e geração automática de máquina de estados em VHDL;
  • A13: projeto de um circuito lógico sequencial para a execução de instruções binárias;
  • A14 e 15: acompanhamento no desenvolvimento do projeto 2 (P2).