Mudanças entre as edições de "SSC-510(vbonato)"
(→Material Didático) |
(→Material Didático) |
||
| Linha 24: | Linha 24: | ||
**[https://app.box.com/shared/lolg08x833/1/23771250/250308792/1 Instruction Sets: Addressing Modes and Formats] | **[https://app.box.com/shared/lolg08x833/1/23771250/250308792/1 Instruction Sets: Addressing Modes and Formats] | ||
** [até o slide 31] [https://app.box.com/shared/lolg08x833/1/23771250/250303138/1 Reduced Instruction Set Computers] | ** [até o slide 31] [https://app.box.com/shared/lolg08x833/1/23771250/250303138/1 Reduced Instruction Set Computers] | ||
| − | * | + | * Aulas 4, 5 e 6 - Pipeline |
** [https://app.box.com/shared/lolg08x833/1/23771250/1988518180/1 Processor Structure and Function] | ** [https://app.box.com/shared/lolg08x833/1/23771250/1988518180/1 Processor Structure and Function] | ||
** [a partir do slide 32] [https://app.box.com/shared/lolg08x833/1/23771250/250303138/1 Reduced Instruction Set Computers] | ** [a partir do slide 32] [https://app.box.com/shared/lolg08x833/1/23771250/250303138/1 Reduced Instruction Set Computers] | ||
*Aula 7 - '''Prova 1 (25/09)''' | *Aula 7 - '''Prova 1 (25/09)''' | ||
| − | * | + | *Aulas 8 e 9 - Superscalar |
**[https://app.box.com/shared/lolg08x833/1/23771250/250302838/1 Instruction Level Parallelism and Superscalar Processors] | **[https://app.box.com/shared/lolg08x833/1/23771250/250302838/1 Instruction Level Parallelism and Superscalar Processors] | ||
**[[a partir do slide 68] http://booksite.elsevier.com/9780123944245/pdf/chapter_07.pdf Microarchitecture (from Harris and Harris. Digital Design and Computer Architecture, Morgan Kaufmann, 2007, 569p.)] | **[[a partir do slide 68] http://booksite.elsevier.com/9780123944245/pdf/chapter_07.pdf Microarchitecture (from Harris and Harris. Digital Design and Computer Architecture, Morgan Kaufmann, 2007, 569p.)] | ||
| − | * | + | * Aulas 10 e 11 |
**[Aula 10 (slides 1-34), Aula 11 (slides 35-61)] [https://app.box.com/shared/lolg08x833/1/23771250/250301724/1 Organização paralela: multiprocessadores simétricos (SMP) e Clusters] | **[Aula 10 (slides 1-34), Aula 11 (slides 35-61)] [https://app.box.com/shared/lolg08x833/1/23771250/250301724/1 Organização paralela: multiprocessadores simétricos (SMP) e Clusters] | ||
| − | * | + | *Aulas 12 e 13 |
**[slides 62-75] [https://app.box.com/shared/lolg08x833/1/23771250/250301724/1 Organização paralela: NUMA e Vector Computation] | **[slides 62-75] [https://app.box.com/shared/lolg08x833/1/23771250/250301724/1 Organização paralela: NUMA e Vector Computation] | ||
| + | |||
| + | *Aulas 14, 15 e 16 - Seminários | ||
*Aula 17 - '''Prova 2 (04/12)''' | *Aula 17 - '''Prova 2 (04/12)''' | ||
Edição das 14h10min de 7 de agosto de 2018
Informações Gerais
Disciplina: Arquitetura de Computadores 2018/2 (SSC-0510)
Sala: 5-003
Horário: Terça das 19:00 às 20:40
Prof. Vanderlei Bonato
E-mail: vbonato@usp.br
Estagiário PAE: Cláudio Roberto Costa
E-mail: claudiocosta@usp.br
Material Didático
- Obs: Todo o material é oriundo do livro - William Stallings. Computer Organization and Architecture, 8th Edition, 2010, 792p. - exceções estão indicadas.
- Aula 1 - Apresentação/Programa do curso Arquivo:ArqComp 2018 2.pdf
- Aula 2 - Arquitetura de von Neumann: componentes básicos de um sistema de computação
- Aula 3 - Introdução às Arquiteturas RISC e CISC: características e funções
- Aulas 4, 5 e 6 - Pipeline
- Processor Structure and Function
- [a partir do slide 32] Reduced Instruction Set Computers
- Aula 7 - Prova 1 (25/09)
- Aulas 8 e 9 - Superscalar
- Instruction Level Parallelism and Superscalar Processors
- [[a partir do slide 68] http://booksite.elsevier.com/9780123944245/pdf/chapter_07.pdf Microarchitecture (from Harris and Harris. Digital Design and Computer Architecture, Morgan Kaufmann, 2007, 569p.)]
- Aulas 10 e 11
- [Aula 10 (slides 1-34), Aula 11 (slides 35-61)] Organização paralela: multiprocessadores simétricos (SMP) e Clusters
- Aulas 12 e 13
- [slides 62-75] Organização paralela: NUMA e Vector Computation
- Aulas 14, 15 e 16 - Seminários
- Aula 17 - Prova 2 (04/12)
Critério de Avaliação
Para mais detalhes ver arquivo de descrição da disciplina.
- 30% Prova 1
- 50% Prova 2
- 20% Seminário
Seminários
Considerações gerais:
- Grupos de 3 alunos cada, duração 15 min de apresentacao + 5 min de perguntas da classe/professor;
- Todos deverão apresentar (falar), pois a nota sera a média da qualidade do conteúdo, da apresentação individual e da apresentacao do grupo.
Conteúdo do seminário:
- Evolução histórica do tema e seu estado da arte;
- Principais resultados alcançados e os desafios atuais;
- Dependências do mundo externo (padrões de desenvolvimento, complexidade dos problemas, tempo de resposta, custo de desenvolvimento e manutenção, avanço da tecnologia, exigências do mercado e etc..);
- Apresentação de questões e posicionamento do grupo que motivem a discussão da classe.
- 13/11
G1 – 7:00 – 7:20
Tema: Intel® 64 and IA-32 architectures
G2 – 7:20
Tema: Intel® Virtualization Technology
G3 – 7:40
Tema: AMD-V™ technology
G4 – 8:00
Tema: Intel® Turbo Boost Technology
G5 – 8:20
Tema: AMD® Turbo Core Technology
- 20/11
G6 – 7:00 – 7:20
Tema: Intel® Advanced Vector Extensions
G7 – 7:20
Tema: AMD® Advanced Vector Extensions
G8 – 7:40
Tema: AltiVec® Technologies
G9 – 8:00
Tema: ARM® NEON™ technology
G10 – 8:20
Tema: ARM® big.LITTLE™ technology
- 27/11
G11 – 7:00 – 7:20
Tema: Intel® XEON
G12 – 7:20
Tema: a definir
G13 – 7:40
Tema: a definir
G14 – 8:00
Tema: a definir
G15 – 8:20
Tema: a definir
