SSC-118(simoesbonato) 2016

SSC-118 - SISTEMAS DIGITAIS - 2016/2

Prof. Eduardo do Valle Simões (TEORIA)

E-mail: simoes@icmc.usp.br

Prof. Vanderlei Bonato (PRÁTICA)

E-mail: vbonato@usp.br

Estagiário PAE da parte prática: André Bannwart Perina

Horário de atendimento: Segundas 15h às 16h / Terças 16h às 17h

Caso eu não estiver no laboratório, me procurar pelo e-mail.

E-mail: abperina@usp.br

Avisos

Nas aulas práticas dos dias 19/20 e 26/27, será aplicado o primeiro trabalho prático, não faltem!

Método de avaliação

• Prática:
  • 10% atividades
  • 20% trabalho 1
  • 70% trabalho 2

Cronograma realizado (Práticas)

• (Seg. 01/08 - Ter. 02/08): Aula 1: Introdução do curso, apresentação da ementa, critério de avaliação, introdução ao Quartus II e ModelSim
• (Seg. 08/08 - Ter. 09/08): Aula 2: Introdução à circuitos sequenciais: Latches RS
• (Seg. 14/08 - Ter. 15/08): Feriado / SEMCOMP
• (Seg. 21/08 - Ter. 22/08): Aula 3: Flip-flop D, shift register

Cronograma programado

• A1: introdução ao curso, teste do Quartus e Modelsim e de placas de FPGA;
• A2: implementação de Latchs e Flip-Flops com portas lógicas;
• A3: implementação de registradores;
• A4 e 5: aplicação de registradores: conversores e contadores;
• A6 e A7: apresentação e implementacao durante as aulas do projeto 1 (partes 1 e 2)
• A8: utilização de memória RAM e ROM com introducao prática ao VHDL;
• A9 e 10: implementação de máquina de estados finito (FSM) Moore e Mealy em VHDL;
• A11: apresentação e exploração do projeto padrão com o uso de teclado e vídeo;
• A12: ferramentas para modelagem e geração automática de máquina de estados em VHDL;
• A13: projeto de um circuito lógico sequencial para a execução de instruções binárias;
• A14 e 15: acompanhamento no desenvolvimento do projeto 2 (P2).