Mudanças entre as edições de "SSC-118(simoesbonato) 2016"

De CoteiaWiki
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==Arquivos==
 
==Arquivos==
  
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* Templates processador AP9
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* Templates AP9 com processador
 
** DE2-70: http://bit.ly/2d2OenP
 
** DE2-70: http://bit.ly/2d2OenP
 
** DE2-115: http://bit.ly/2dDRHs6
 
** DE2-115: http://bit.ly/2dDRHs6
 
** DE0-CV: http://bit.ly/2eh0Xnd
 
** DE0-CV: http://bit.ly/2eh0Xnd
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* Template VHS Player
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* Template AP9 sem processador (pronto para o projeto final)
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** Template VHDL: http://bit.ly/2fw0YUF
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** DE0-CV: http://bit.ly/2fw0YUF
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** Diagrama da máquina de estados: http://bit.ly/2faedtv
 
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** Descrição de texto: http://bit.ly/2fUuuDU
 
 
* Pin mapping DE0-CV: [[Arquivo:DE0_CV_Main_Pins.zip]]
 
* Pin mapping DE0-CV: [[Arquivo:DE0_CV_Main_Pins.zip]]
  
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*(Seg. 17/10 - Ter. 18/10): Aula 10: Introdução ao VHDL - 2
 
*(Seg. 17/10 - Ter. 18/10): Aula 10: Introdução ao VHDL - 2
 
*(Seg. 24/10 - Ter. 25/10): Aula 11: Módulo leitor de memória > Displays de 7 segmentos em VHDL
 
*(Seg. 24/10 - Ter. 25/10): Aula 11: Módulo leitor de memória > Displays de 7 segmentos em VHDL
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*(Seg. 31/10 - Ter. 01/11): Aula 12: Introdução Teclado + VGA. Exemplo: http://bit.ly/2dZkOYx
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*(Seg. 31/10 - Ter. 01/11): Aula 12: Introdução Teclado + VGA. Exemplo: http://bit.ly/2fw0YUF
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*(Seg. 07/10 - Ter. 08/11): Aula 13: Exemplo implementação máquina de estados finitos (VHS Player)
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** '''Utilizar template AP9 sem processador disponível na seção acima de arquivos'''
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** Descrição: http://bit.ly/2fUuuDU
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** Diagrama da máquina de estados: http://bit.ly/2faedtv
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** Template VHDL: http://bit.ly/2fw0YUF
  
 
==Cronograma programado==
 
==Cronograma programado==

Edição das 14h47min de 8 de novembro de 2016

SSC-118 - SISTEMAS DIGITAIS - 2016/2

Prof. Eduardo do Valle Simões (TEORIA)

E-mail: simoes@icmc.usp.br

Prof. Vanderlei Bonato (PRÁTICA)

E-mail: vbonato@usp.br

Estagiário PAE da parte prática: André Bannwart Perina

Horário de atendimento: Segundas 15h às 16h / Terças 16h às 17h

Caso eu não estiver no laboratório, me procurar pelo e-mail.

E-mail: abperina@usp.br

FAQ

Clique aqui!

Arquivos

Avisos

Nas aulas práticas dos dias 26/27 de setembro será aplicado o primeiro trabalho prático, não faltem!

Método de avaliação

  • Prática:
    • 10% atividades
    • 20% P1
    • 70% P2

Trabalho Final

Instruções

  • Acesse o site http://www.classicgamesarcade.com/
  • Escolha um jogo
  • Envie um e-mail para make.vhdl.not.war@gmail.com com:
    • Assunto: Projeto 2 SSC-118 2016/2 Seg/Ter
    • Conteúdo: Nome e NUSP dos integrantes, jogo escolhido, e qual as funcionalidades do jogo pretende-se implementar
  • Os jogos não podem ser repetidos entre os grupos. A lista abaixo será atualizada periodicamente conforme os e-mails forem enviados
  • A escolha dos jogos poderá ser feita a partir de quarta, meio-dia, até domingo, 13 de novembro, 23:59 horário de Brasília
  • Implemente-o em VHDL
  • Profit

Grupos

Cronograma realizado (Práticas)

  • (Seg. 01/08 - Ter. 02/08): Aula 01: Introdução do curso, apresentação da ementa, critério de avaliação, introdução ao Quartus II e ModelSim
  • (Seg. 08/08 - Ter. 09/08): Aula 02: Introdução à circuitos sequenciais: Latches RS
  • (Seg. 15/08 - Ter. 16/08): Feriado / SEMCOMP
  • (Seg. 22/08 - Ter. 23/08): Aula 03: Flip-flop D, shift register
  • (Seg. 29/08 - Ter. 30/08): Aula 04: Conversão flip-flop D para T, flip-flop de 6 portas lógicas e contador síncrono (1)
  • (Seg. 05/09 - Ter. 06/09): Semana da pátria
  • (Seg. 12/09 - Ter. 13/09): Aula 05: Conversão flip-flop D para T, flip-flop de 6 portas lógicas e contador síncrono (2)
  • (Seg. 19/09 - Ter. 20/09): Aula 06: Contador síncrono decrescente
  • (Seg. 26/09 - Ter. 27/09): Aula 07: PROJETO 1
  • (Seg. 03/10 - Ter. 04/10): Aula 08: Memória RAM on-chip
  • (Seg. 10/10 - Ter. 11/10): Aula 09: Introdução ao VHDL Arquivo:Introduction2VHDL.pdf
  • (Seg. 17/10 - Ter. 18/10): Aula 10: Introdução ao VHDL - 2
  • (Seg. 24/10 - Ter. 25/10): Aula 11: Módulo leitor de memória > Displays de 7 segmentos em VHDL
  • (Seg. 31/10 - Ter. 01/11): Aula 12: Introdução Teclado + VGA. Exemplo: http://bit.ly/2fw0YUF
  • (Seg. 07/10 - Ter. 08/11): Aula 13: Exemplo implementação máquina de estados finitos (VHS Player)

Cronograma programado

  • A1: introdução ao curso, teste do Quartus e Modelsim e de placas de FPGA;
  • A2: implementação de Latchs e Flip-Flops com portas lógicas;
  • A3: implementação de registradores;
  • A4 e 5: aplicação de registradores: conversores e contadores;
  • A6 e A7: apresentação e implementacao durante as aulas do projeto 1 (P1) (partes 1 e 2)
  • A8: utilização de memória RAM e ROM com introducao prática ao VHDL;
  • A9 e 10: implementação de máquina de estados finito (FSM) Moore e Mealy em VHDL;
  • A11: apresentação e exploração do projeto padrão com o uso de teclado e vídeo;
  • A12: ferramentas para modelagem e geração automática de máquina de estados em VHDL;
  • A13: projeto de um circuito lógico sequencial para a execução de instruções binárias;
  • A14 e 15: acompanhamento no desenvolvimento do projeto 2 (P2).
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