Scc-0113(vbonato)

Informações Gerais

Disciplina: Elementos de Lógica Digital II (SSC-113) - BCC

Professores:

Teórica (2 turmas): Vanderlei Bonato (vbonato at icmc dot usp dot br)

Prática (4 turmas): Eduardo do Valle Simões, Onofre Trindade Junior (2 turmas), Fernando Santos Osório

Horário e Local das Aulas:

Teórica: ter 13:20-16:00; 16:20-18:50 - Sala 5-003

Prática: ter 08:10-09:50; qui 10:10-11:50, sex 08:10-09:50, sex 10:10-11:50 - SAP2: Sala 6-306

Horário de Atendimento:

Prof. Vanderlei Bonato: qua 13:00 - 15:00 (agendar por e-mail)

Aulas Programadas

• Aula 1 - Apresentação do curso
• Aula 2 - Revisão de circuitos combinacionais
• Aula 3 - Introdução a Linguagem de descrição de hardware VHDL
• Aula 4 - Projeto de lógica seqüencial e casos de estudos
• Aula 5 - Modelos de máquinas de estados finitos Moore
• Aula 6 - Exercícios
• Aula 7 - 1ª Avaliação (18/09/2012)
• Aula 8 - Modelos de máquinas de estados finitos Mealy
• Aula 9 - Otimização de máquinas de estados finitos
• Aula 10 - Tópicos avançados de máquinas de estados finitos (FSMD, particionamento, hierarquia)
• Aula 11 - Circuitos de lógica programável tipo FPGA (Field-Programmable Gate Array)
• Aula 12 - Exercícios
• Aula 13 - 2ª Avaliação (30/10/2012)
• Aula 14 - Implementação do projeto da aula prática
• Aula 15 - Implementação do projeto da aula prática

Material de Apoio

• Fontes VHDL
  • Decodificador para display de 7 segmentos
  • "Arruma botão"
  • Template Máquina de Estado - Jogo do Frog

• Dicas VHDL/Quartus
  • Assigns device pins to a port on a VHDL entity.

• Processador COMP09
  • Apresentação
  • Especificação do Projeto 2 (Turmas Prof. Vanderlei e Eduardo)
  • Montador com o fonte - "Thanks to Fabio"

• Docs para uso da Placa D2-70
  • Installing the USB-Blaster Driver on Windows 2000 and Windows XP Systems
  • DE2_70 User manual

Avaliações

• • Norma de Recuperação
  • Nota Final: = (NP-2) / 5 * Mrec + 7 - NP se Mrec 5; ou
  • Max (NP, Mrec) se Mrec < 5
  • Sendo NP = Nota da 1a Avaliação e MRec = Média da Recuperação