Mudanças entre as edições de "Scc-0113(vbonato)"
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* Aula 7 - 1ª Avaliação (18/09/2012) | * Aula 7 - 1ª Avaliação (18/09/2012) | ||
| − | * Aula 8 - Modelos de máquinas de estados finitos Mealy | + | * [[Media:Brown2005Ch9.zip|Aula 8 - Modelos de máquinas de estados finitos Mealy]] |
| − | * Aula 9 - Otimização de máquinas de estados finitos | + | * [[Media:Brown2005Ch9.zip|Aula 9 - Otimização de máquinas de estados finitos]] |
* Aula 10 - Tópicos avançados de máquinas de estados finitos (FSMD, particionamento, hierarquia) | * Aula 10 - Tópicos avançados de máquinas de estados finitos (FSMD, particionamento, hierarquia) | ||
| − | * [[Media:RC_02_Design_and_Implementation.pdf|Aula 11 - Circuitos de lógica programável tipo FPGA (Field-Programmable Gate Array)]] | + | * [[Media:RC_01_Architectures.rar|Aula 11 (parte A) - Circuitos de lógica programável tipo FPGA (Field-Programmable Gate Array)]] |
| + | * [[Media:RC_02_Design_and_Implementation.pdf|Aula 11 (parte B) - Circuitos de lógica programável tipo FPGA (Field-Programmable Gate Array)]] | ||
* Aula 12 - Exercícios | * Aula 12 - Exercícios | ||
* Aula 13 - 2ª Avaliação (30/10/2012) | * Aula 13 - 2ª Avaliação (30/10/2012) | ||
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| − | + | *[[Media:NotasP1-SSC01132012201.pdf|Prova 1 - Turma SSC01132012201]] | |
| + | *[[Media:NotasP1-SSC01132012204.pdf|Prova 1 - Turma SSC01132012204]] | ||
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| + | * Revisão da P1: 06/11/2012 às 14:00hs para Turma 01 e às 16:30 para a turma 4 na sala 3-115. | ||
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Edição atual tal como às 13h11min de 18 de fevereiro de 2013
Informações Gerais
Disciplina: Elementos de Lógica Digital II (SSC-113) - BCC
Professores:
- Teórica (2 turmas): Vanderlei Bonato (vbonato at icmc dot usp dot br)
- Prática (4 turmas): Eduardo do Valle Simões, Onofre Trindade Junior (2 turmas), Fernando Santos Osório
Horário e Local das Aulas:
- Teórica: ter 13:20-16:00; 16:20-18:50 - Sala 5-003
- Prática: ter 08:10-09:50; qui 10:10-11:50, sex 08:10-09:50, sex 10:10-11:50 - SAP2: Sala 6-306
Horário de Atendimento:
- Prof. Vanderlei Bonato: qua 13:00 - 15:00 (agendar por e-mail)
Aulas Programadas
- Aula 1 - Apresentação do curso
- Aula 2 - Introdução a VHDL e revisão de circuitos combinacionais e sequenciais (parte 1)
- Aula 3 - Introdução a VHDL e revisão de circuitos combinacionais e sequenciais (parte 2)
- Aula 4 - Modelo de máquina de estados finitos Moore
- Aula 5 - Representações de máquina de estados finitos e a implementação do modelo Moore em VHDL
- Aula 6 - Exercícios
- Aula 7 - 1ª Avaliação (18/09/2012)
- Aula 8 - Modelos de máquinas de estados finitos Mealy
- Aula 9 - Otimização de máquinas de estados finitos
- Aula 10 - Tópicos avançados de máquinas de estados finitos (FSMD, particionamento, hierarquia)
- Aula 11 (parte A) - Circuitos de lógica programável tipo FPGA (Field-Programmable Gate Array)
- Aula 11 (parte B) - Circuitos de lógica programável tipo FPGA (Field-Programmable Gate Array)
- Aula 12 - Exercícios
- Aula 13 - 2ª Avaliação (30/10/2012)
- Aula 14 - Implementação do projeto da aula prática
- Aula 15 - Implementação do projeto da aula prática
Material de Apoio
- Fontes VHDL
- Dicas VHDL/Quartus
- Processador COMP09
- Docs para uso da Placa D2-70
Avaliações
- Norma de Recuperação
- Nota Final: = (NP-2) / 5 * Mrec + 7 - NP se Mrec 5; ou
- Max (NP, Mrec) se Mrec < 5
- Sendo NP = Nota da 1a Avaliação e MRec = Média da Recuperação
Notas
- Revisão da P1: 06/11/2012 às 14:00hs para Turma 01 e às 16:30 para a turma 4 na sala 3-115.
- Revisão da P2: 20/02/2012 na sala 3-115 às 14:00hs.
- RECUPERAÇÃO: 22/02/2012, sala 3-102 às 14:00hs.
